*加法器的verilog描述如下:

module ad03d1(A,B,CI,S,CO) ;

input [2:0] A,B;  //表示A,B是输入信号,并且是3位矢量,上界是2,下界是0

input CI;

output [2:0] S;

output CO;

assign {CO,S}=A+B+CI;//一对"{"和"}"表示链接,即将CO和S合并成4位矢量

endmodule

*带异步清零端的D触发器的verilog描述如下:

module dfctnb (d,cp,cdn,q,qn);

input d,cp,cdn;

output q,qn;

reg q,qn;    //关键字"reg"表示q和qn是"register"类型的信号;verilog中有两种类型的信号:"register"类型和"wire"类型.你可以简单地把register类型的信号想象为某个D触发器的输出,而wire类型的的信号是组合逻辑的输出.二者的最大区别在于:你可以对register类型的信号进行定时赋值(用wait语句在特定时刻的赋值,详见下面always语句),而对于wire类型的信号则不可.

always wait (cdn==0) //表示每当cdn=0时,将要对D触发器清零,"always"和"wait"嵌套，"wait"和"@"是verilog的两个关键字,表示一旦有某事发生；则执行下面的语句块,"always"有点象C语言中的"if ... then..."，"wait"和"@"的区别:请参考本模块.wait表示本语句块的进程停止,直到"cdn=0"的条件出现才继续；我理解在verilog中,每个最外层语句块都是一个***的进程;"@"(请看下个always语句)也表示本语句块的进程停止,直到后面定义"posedge cp"(即出现cp的上升沿)的事件出现才继续;也许wait和@可以合二为一吧,但至少到目前verilog中wait表示"条件",@表示"事件";具体运用中,wait总是用于类似"wait(xxx=1)"之类的场合,@总是用于类似"@(xxx)"或"@(posedge/negedge xxx)"之类的场合整句话的意思是"每当cdn等于0时,则作以下事情"

begin     //begin...end结构的用法类似于pascal语言

       q=0;

         qn=1;

        wait (cdn==1);

end

always @ (posedge cp)//"@(posedge cp)"中有两个关键字:"@ (x)"表示"每当事件x发

生","posedge x"表示"x的上升沿,"negedge x"表示"x的下降沿"，整句话的意思是"每当cp的上升沿,则作以下事情"

        if (cdn)  //如果cdn=1(意味着清零端无效)

        begin

                 q=d;

                 qn=~q;//"~"表示反相

        end

endmodule

*计数器的verilog描述如下:

module count(in,set,cp,out) ;//此计数器,在cp的上升沿将输入赋给输出,在cp的上升沿使输出加一

input [15:0] in;

input set,cp;

output [15:0] out;

reg [15:0] out;

always @ (posedge set)

 out = in;

always @(posedge cp)

 out = out+1;  //verilog容许一个信号同时出现在等号两端,只要它是reg类型的

endmodule

*latch的描述如下:

always @(clk or d)

    if (clk) q = d;

*时序机的verilog描述如下:

always @(posedge CLK)  //D是下一个状态,Q是当前状态,e1,e2是输入,a,b是输出

Q=D;

always @(Q or othercase) begin //当Q变化或输入e1,e2变化时D要相应变化

D = Q; //note1

a = 0;

b = 0;

......

case(Q)

  q1:begin

   q1 action;

   if(e1)D=d1;

   if(e2)D=d2;

   else D=d3;

   a = 1; //note 2

   end

  q2:begin

   b = 1;

   ......

   end

  default:begin

   a = 0;

   b = 0;

   ......

end

end

---annotations---

note 1:

  This is a custom expression,after reset,D should be equal to Q;

note 2:

  In this state machine,a is only equal to 1 at state q1,in

  other state,a is equal to 0;

* RAM的verilog描述如下:

module ram(din,ain,dout,aout,rd,wr);//这是一个双口RAM,分别有:输入端:输入地址ain;输入数据din;上升沿有效的写信号wr;/输出端:输出地址aout;输出数据dout;高电平有效的读信号rd;

  inout [7:0] din;

  input [7:0] ain,aout;

  input rd,wr;

  output [7:0] dout;

  reg [7:0] memory [0:255];   //请注意这是存储阵列的描述方法,描述了一个共有2

56个字的存储阵列,每个字是8位

  assign dout = rd ? memory[aout] : 8'bz; //"assign"关键字表示并行赋值语句的

开始"?"运算符的作用和在C语言中一样"8'bz"是一个常量,表示一个字节的高阻态,其中8表示长度是8bit,"'"是固定分割符,"b"表示后面的数据是以比特形式给出的,"z"表示高阻;举例:4'ha表示长4bit的数"1010"。类似的还可举出5'b10111,6'o33等等

  always @(posedge wr)

memory[ain] = din;

endmodule

*模块引用

假设在前面(可以是别的模块)定义了module ram(din,ain,dout,aout,rd,wr),则引用此

模块时只需写

ram myram(din_in_map,ain_in_map,dout_in_map,aout_in_map,rd_in_map,wr_in_map)

;

//其中"ram"是所引用的module名,"myram"是你起的instance名,"din_in_map"等等是图中的节点名,和器件(module)中的"din..."进行"虚实结合";

*预编译

类似C语言,只需写

`include "<pathname:filename>",反上撇号"`"是verilog的预编译符,类似C中的"#".

D) verilog语法要点

*基本原则

设计时应该把你的系统划分为计数器,触发器,时序机,组合逻辑等等可综合的单元,对此不同的IC公司和EDA开发商可能根据自己的见解和经验提出不同的要求,并且对verilog程序的细节进行自己的规定,但有一点是对的:即写硬件描述语言不象写C语言那样符合语法就行.单单符合verilog语法的程序可能被拒绝综合,甚至被拒绝模拟;

*最外层可以写什么?

这里所说的最外层是指module语句后的第一层,在这一层可以写这些可执行语句:

assign和nand等定义组合逻辑的语句,

always语句,

模块引用语句,

一些以"$"开头的系统定义语句.

特别注意不可以写if语句.if语句只能放在always内部.

不推荐写wait语句，因为不能综合.

*不可以在多个always语句中对一个信号赋值.

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